Simulación en VeriLogger

Simulation 1: VeriLogger - Basic Verilog Simulation

En este tutorial se muestran las características básicas de la simulación de los simuladores VeriLogger (simx y vlogcmd) y el depurador gráfico (BugHunter Pro).

1.1. Selección del simulador

SynpatiCAD ofrece dos diferentes simuladores de Verilog: VeriLogger Extreme (simx) y VeriLogger Pro (vlogcmd). VeriLogger Extreme es de un alto rendimiento de código compilado Verilog 2001 simulador que ofrece una simulación rápida de ambos RTL y simulaciones a nivel de puertas con información de tiempo SDF. VeriLogger Pro es una interpretación Verilog-95 simulador compatible con una huella de memoria baja, pero no es compatible con fortalezas.

Desde el menú Inicio, se selecciona el simulador VeriLogger Extreme ejecutado bajo BugHunter.

      

                                      
1.2. Agregar archivos al proyecto
BugHunter utiliza un archivo de proyecto para listar los archivos que se desea simular y almacenar las opciones de simulación. Aquí se va a crear el archivo de proyecto e investigar el código fuente que se utiliza en el tutorial.
Crear un nuevo proyecto
• Seleccionar New Project dentro de menú Project para abrir el cuadro de diálogo New Project Wizard.

•Se abrirá un cuadro de dialogo llamado New Project Wizard. En el cuadro Nombre del proyecto, escribimos un nombre al proyecto. Observamos que el asistente también está creando un directorio del mismo nombre que se escribe en el nombre del proyecto.

• En este cuadro de dialogo se puede seleccionar el simulador utilizado por el proyecto, cambiando la selección del menú desplegable Simulador de la parte inferior de este cuadro de diálogo.

• Pulse el botón Finalizar para crear el proyecto.

Agregar los archivos de origen al Proyecto.

Si se inicia un diseño desde cero, se puede utilizar el Editor de Archivo y abrir un archivo HDL en donde en la ventana de editor se puede escribir el código y, a continuación, agregar el nuevo archivo al proyecto. En este tutorial, sólo se copiarán los archivos existentes de origen desde el directorio de ejemplos.

• Haga clic derecho sobre la carpeta de archivos de origen del usuario y seleccionar Copy HDL files to Source File del menú contextual para abrir un archivo de diálogo.

• En el archivo de diálogo, vamos a la siguiente ubicación SynaptiCAD \ Examples \ TutorialFiles \ VeriloggerBasicVerilogSimulation y seleccionamos los archivos add4.v y  add4test.v. A continuación, cerramos el cuadro de diálogo.

Investigar el código del tutorial:
• En la ventana proyecto, hacemos doble clic en add4.v para lanzar una ventana del editor con el código fuente cargado.

 Miramos a través del código y comparamos con los esquemas siguientes. Vamos a simular un circuito sumador de 4-bit que agrega las entradas X e Y juntos y envía la respuesta en las líneas de salida suma y  c_out.

1.2. Construir el árbol e investigar el proyecto

En esta sección vamos a construir el árbol de proyecto y utilizar el árbol para ver los módulos internos.

Formas de construir el proyecto

• Compilar el proyecto presionando el botón Build amarillo en la barra de simulación o seleccionando el en el menú Simulate la opción  Build, o pulsando la tecla

•Cuando la compilación se realiza correctamente, aparecerá un mensaje Simulation Built  en la parte baja del programa. • La ventana de reporte de la ficha de registro muestra los resultados de la construcción y en la pestaña de error se mostrará una lista de hiperenlaces de errores si los hubiera.

Configuración de instancias de alto nivel después de la primera construcción

• Por defecto, identifiedtestbed BugHunter como la única instancia de nivel superior, ya que todos los demás módulos crean instancias por debajo.

• Después de la primera generación se puede opcionalmente hacer clic derecho en otros módulos y elegir Set as a Top Level instance  para forzar como instancia de nivel superior.

• Tenga en cuenta que los archivos de origen de los usuarios tienen marcas de verificación verdes para indicar que se construyen.

• Haga doble clic en cualquiera de los componentes se abrirá un editor desplazado hasta el lugar en el código.

Establecer señales de reloj después de la primera construcción:

·         Por defecto se coloca señales de reloj en todas las señales y variables del módulo de nivel superior. Esto significa que los nombres de las señales se muestran en el diagrama Stimulus and Results  y las formas de onda se mostrará durante la simulación. El Historial de eventos se mantiene para estas señales

     La forma de onda púrpura significa que las señales son internos al modelo y no son puertos.

• Abra el árbol del proyecto hasta encontrar el componente A1 y ​​C1 de la señal, luego haga clic derecho y elegir la opción watchmenu. Esto provoca que C1 sea añadido a los diagramas  de Stimulus and Results

• También se puede ajustar los relojes en todos los componentes, bloques o variables utilizando la misma técnica.

Para retirar cualquier señal de reloj adicionales, primero hacer clic izquierdo en el nombre de la señal en la ventana del diagrama para seleccionarlo y, a continuación, se pulsa la tecla .